---

sample.vhd

---

--// sample.vhd
--// Generated by HDLMAKER Rev 5.6.0, Thursday January 11 2001
--// Copyright (c) 2001 Polybus Systems Corp, Inc., Westford, MA
--// The information contained in this file is confidential and proprietary.   
--// Any reproduction, use or disclosure, in whole or in part, of this         
--// program, including any attempt to obtain a human-readable version of this 
--// program, without the express, prior written consent of Polybus Systems Corp, Inc., Westford, MA             
--// is strictly prohibited.                                       
--// Engineer: B. Joshua Rosen

library IEEE;
      use IEEE.std_logic_1164.all;
      use IEEE.std_logic_arith.all;
      use IEEE.std_logic_unsigned.all;

entity sample is
      port (
            mclk_pin :in std_logic_vector (9 downto 8);
            probe_pin :buffer std_logic_vector (1 downto 0);
            reset_pin :in std_logic;
            sysclk_pin :in std_logic
      );
      end sample;

architecture BEHAVIOR of sample is

component bufgs
      port (

            i : in std_logic;
            o : buffer std_logic
            );
end component;


component cmp46
      port (

      sysclk : in std_logic;
      gblreset : in std_logic;
      cmp_a : in std_logic_vector (45 downto 0);
      cmp_b : in std_logic_vector (45 downto 0);
      probe :buffer std_logic_vector (1 downto 0)
            );
end component;


component accblock
      port (
            a_pin :buffer std_logic_vector (45 downto 0);
            clkenb_pin :in std_logic;
            gblreset_pin :in std_logic;
            sysclk_pin :in std_logic
            );
end component;


component rstbuff
      port (

            reset : in std_logic;
            greset : buffer std_logic;
            gblreset : buffer std_logic
            );
end component;


component startup
      port (

            gsr : in std_logic
            );
end component;


component sample_pads
      port (
            gblreset :in std_logic;
            mclk :buffer std_logic_vector (9 downto 8);
            mclk_pin :in std_logic_vector (9 downto 8);
            probe :in std_logic_vector (1 downto 0);
            probe_pin :buffer std_logic_vector (1 downto 0);
            reset :buffer std_logic;
            reset_pin :in std_logic;
            sysclk :buffer std_logic;
            sysclk_pin :in std_logic
            );
end component;


--// signals begin here

signal      a     : std_logic_vector (45 downto 0);
signal      a_pin : std_logic_vector (45 downto 0);
signal      b     : std_logic_vector (45 downto 0);
signal      clkenb      : std_logic_vector (1 downto 0);
signal      clkenb_pin  : std_logic;
signal      gblreset    : std_logic;
signal      gblreset_pin      : std_logic;
signal      greset      : std_logic;
signal      mclk  : std_logic_vector (9 downto 8);
signal      probe : std_logic_vector (1 downto 0);
signal      reset : std_logic;
signal      sysclk      : std_logic;




begin



sample_pads_1: sample_pads
      port map (

            gblreset => gblreset,
            mclk (9 downto 8) => mclk (9 downto 8),
            mclk_pin (9 downto 8) => mclk_pin (9 downto 8),
            probe (1 downto 0) => probe (1 downto 0),
            probe_pin (1 downto 0) => probe_pin (1 downto 0),
            reset => reset,
            reset_pin => reset_pin,
            sysclk => sysclk,
            sysclk_pin => sysclk_pin
      );

startup_1: startup
      port map (

            gsr => greset
      );

rstbuff_1: rstbuff
      port map (

            reset => reset,
            greset => greset,
            gblreset => gblreset
      );

accblock_1: accblock
      port map (

            a_pin (45 downto 0) => a_pin (45 downto 0),
            clkenb_pin => clkenb_pin,
            gblreset_pin => gblreset_pin,
            sysclk_pin => sysclk_pin
      );

accblock_2: accblock
      port map (

            a_pin (45 downto 0) => a_pin (45 downto 0),
            clkenb_pin => clkenb_pin,
            gblreset_pin => gblreset_pin,
            sysclk_pin => sysclk_pin
      );

cmp46_1: cmp46
      port map (

            sysclk => sysclk,
            gblreset => gblreset,
            cmp_a (45 downto 0) => a (45 downto 0),
            cmp_b (45 downto 0) => b (45 downto 0),
            probe (1 downto 0) => probe (1 downto 0)
      );

bufgs_1: bufgs
      port map (

            i => mclk (8),
            o => clkenb (0)
      );

bufgs_2: bufgs
      port map (

            i => mclk (9),
            o => clkenb (1)
      );
end;

---

HDLMaker Generated Files

sample.job

Synopsys script file

---